面對摩爾定律趨近極限的挑戰(zhàn)，3DIC Chiplet先進(jìn)封裝異構(gòu)集成系統(tǒng)越來越成為產(chǎn)業(yè)界矚目的焦點。這種創(chuàng)新系統(tǒng)不僅在Chiplet的設(shè)計、封裝、制造、應(yīng)用等方面帶來了許多突破，同時也催生了全新Chiplet EDA平臺。

　　3月3日，在“國際集成電路展覽會暨研討會”（IIC Shenzhen 2023）上芯和半導(dǎo)體技術(shù)市場總監(jiān)黃曉波博士，分享議題為《EDA使能3DIC Chiplet先進(jìn)封裝設(shè)計》。芯和半導(dǎo)體深耕EDA行業(yè)多年，一些關(guān)鍵底座能力為Chiplet量身定做。黃曉波博士表示Chiplet技術(shù)成為當(dāng)下提升芯片性能重要途徑，并且分析Chiplet關(guān)鍵技術(shù)。

　　Chiplet先進(jìn)封裝產(chǎn)能不足

　　EDA被冠以“芯片之母”稱號，其產(chǎn)業(yè)鏈重要性可見一斑。然而EDA今日地位并非一日鑄就，是隨著時間推移而成就的。

　　目前，EDA市場規(guī)模只占半導(dǎo)體市場2%，但是通過EDA設(shè)計并制造出集成電路年產(chǎn)值達(dá)到近5000億美元。EDA相當(dāng)于整個半導(dǎo)體生態(tài)支點，用類似杠桿的形式支撐起設(shè)計、晶圓制造、封測，包括整個電子系統(tǒng)應(yīng)用場景。

　　當(dāng)下在以美國為首的半導(dǎo)體先進(jìn)國家對我國半導(dǎo)體制程做出限制，Chiplet成為我國提升半導(dǎo)體性能重要路徑。Chiplet大概率會采用先進(jìn)封裝技術(shù)，比如當(dāng)下炙手可熱的2.5D封裝CoWoS。

　　值得注意的是，當(dāng)下引領(lǐng)先進(jìn)封裝技術(shù)的企業(yè)不再是以日月光、長電科技(600584)等傳統(tǒng)OSAT，而是以臺積電、英特爾為代表的Foundry。英偉達(dá)的AI圖形處理單元（GPU）占據(jù)市場90%以上份額，目前供不應(yīng)求價格飆升。而英偉達(dá)用于ChatGPT而聞名的旗艦A100和H100 GPU完全外包給臺積電，三星未奪得訂單，這得益于臺積電CoWoS的封裝技術(shù)。

　　當(dāng)下臺積電CoWoS先進(jìn)封裝技術(shù)產(chǎn)能嚴(yán)重不足。除了英偉達(dá)將擴大AI芯片下單量，超威半導(dǎo)體、亞馬遜等大廠涌現(xiàn)出大量緊急訂單，臺積電不得不緊急增購CoWoS機臺來提高產(chǎn)能。

　　Chiplet封裝關(guān)鍵技術(shù)

　　先進(jìn)封裝是Chiplet 基石,小芯片連接在一起,從而構(gòu)成整個系統(tǒng)級芯片。黃曉波博士分析推動Chiplet封裝進(jìn)步關(guān)鍵技術(shù)。

　　1，Die-to-Die互聯(lián)。

　　Die-to-Die互聯(lián)是Chiplet封裝實現(xiàn)最重要環(huán)節(jié)。當(dāng)前最主要Chiplet標(biāo)準(zhǔn)是UCIe，UCIe發(fā)布了1.1標(biāo)準(zhǔn)，指導(dǎo)業(yè)界企業(yè)用Chiplet實現(xiàn)產(chǎn)品設(shè)計。

　　UCIe 1.1規(guī)范的要點：針對汽車的增強功能，包括運行狀況監(jiān)控和高可靠性應(yīng)用程序的修復(fù)；具有完整UCIe協(xié)議棧的流媒體協(xié)議的新用途，包括同時支持多協(xié)議和端到端鏈路層功能；通過新的凸點圖優(yōu)化高級封裝的成本；增強合規(guī)性測試；UCIe 1.1規(guī)范可公開索取。

　　我國《小芯片接口總線技術(shù)要求》在去年12月16日舉辦的“第二屆中國互聯(lián)技術(shù)與產(chǎn)業(yè)大會”上發(fā)布。

　　2，先進(jìn)封裝3D異構(gòu)集成。

　　當(dāng)下異構(gòu)集成成為熱點話題。先進(jìn)封裝發(fā)展過程，真正有效地支撐了Chiplet系統(tǒng)的實現(xiàn)。

　　黃曉波博士表示，當(dāng)前在Chiplet實現(xiàn)的過程中，工藝采用高密度大容量的封裝形式去實現(xiàn)Die-to-Die的互聯(lián)，加上沒有大規(guī)模推廣應(yīng)用，成本還處于相對高位。未來隨著Chiplet工藝成熟，以及大規(guī)模推廣和應(yīng)用之后，成本會下降，利用Chiplet的優(yōu)勢，進(jìn)行芯片性能的提高和成本的降低。

　　3，設(shè)計流程和EDA工具

　　黃曉波博士稱，Chiplet技術(shù)是一個新架構(gòu)和設(shè)計理念，必然會驅(qū)動整個設(shè)計流程以及EDA工具全新適配，比如系統(tǒng)連接、頂層設(shè)計如何去規(guī)劃。Die-to-Die互聯(lián)，以及整體的層次設(shè)計，都需要從系統(tǒng)級的角度考慮。

　　黃曉波博士補充，物理實現(xiàn)也要重新考量。整個3D結(jié)構(gòu)布局、布線，也需要設(shè)計團(tuán)隊不同角色分工配合，需要協(xié)同設(shè)計環(huán)境，跨領(lǐng)域角色的配合，更需要統(tǒng)一的數(shù)據(jù)庫支撐頂層架構(gòu)的實現(xiàn)。

　　版圖布局規(guī)劃做好之后，需要電性能分析、電磁分析、電熱和應(yīng)力分析。隨著集成度越來越高的情況下，會有很多寄生效應(yīng)發(fā)生，比如電磁干擾。

　　3DIC Chiplet EDA多物理場仿真平臺

　　未來隨著Chiplet 技術(shù)發(fā)展終究會使小芯片間的互聯(lián)達(dá)到更高密度，要應(yīng)對先進(jìn)封裝功能和密度的不斷提升，散熱、應(yīng)力和信號傳輸?shù)榷际侵卮蟮目简?。芯和半?dǎo)體通過EDA多物理場仿真分析平臺，如何支撐Chiplet的設(shè)計？

　　芯和半導(dǎo)體整體解決方案，圍繞四大維度（信號的完整性、電源的完整性、多物理場的分析、整個系統(tǒng)的驗證）都需要做EDA的適配根據(jù)Chiplet做調(diào)整，保證在設(shè)計的時候可以一站式、全流程地解決這個問題。

　　黃曉波博士表示，設(shè)計仿真第一步是設(shè)置好模型，第二步是做網(wǎng)格剖分，它決定著最后計算的精度和速度。如果想要精度高，就要犧牲速度，把網(wǎng)格剖分得更加緊密。芯和半導(dǎo)體做了很多研發(fā)投入，適配Chiplet設(shè)計，用最高效的網(wǎng)格剖分，基于人工智能的算法，得出最準(zhǔn)的精度。

　　Chiplet需要通過跨尺度電磁仿真技術(shù)，實現(xiàn)一體化的仿真。這個仿真可以實現(xiàn)把Die級、中間層、仿真基板，都放到平臺計算，得出總體的性能評估。芯和半導(dǎo)體提供的工具就可以實現(xiàn)聯(lián)合電磁仿真。

　　黃曉波博士稱，為了適配Chiplet的先進(jìn)封裝的典型場景，芯和半導(dǎo)體直接通過參數(shù)定義走線。比如CoWoS，基于五層結(jié)構(gòu)，通過內(nèi)置模型調(diào)用及參數(shù)定義的方式，直接仿真、評估它的性能。另外，還有一些過孔，TSV的密度、間距，都可以通過參數(shù)的方式做調(diào)整，得出最快的性能評估。

　　黃曉波博士分析，信號完整性也是被看中的因素。做大算力的過程中信號傳輸兩端，需要信號完整性是一致的。實際操作環(huán)境中，發(fā)收端信號端，信號會受到干擾和噪聲，到接收的部分會有信號的衰減，芯和半導(dǎo)體會提供信號的完整解決方案。

　　黃曉波博士補充，電源非常關(guān)鍵。高速大算力芯片每個信號的頻率非常高，電源的完整性也需要做仿真，所謂的AC仿真，提前評估整個電源噪聲、特性阻抗是否滿足整體的設(shè)計要求。

　　黃曉波博士總結(jié)，芯和半導(dǎo)體的Metis技術(shù)已經(jīng)被國際領(lǐng)先的Chiplet客戶采用，從四個方面支撐客戶產(chǎn)品開發(fā)。一是工藝方面可以支持TSMC的CoWoS，可以支持Intel的EMIB，還可以支持三星的I/R-Cube以及ASE的FOCoS；二是接口方面，可以支持HBM、GDDR、PCIe 6.0/5.0/4.0；三是設(shè)計流程，可以支持業(yè)界所有格式的文件導(dǎo)入；四是典型的走向、過孔的方式，支持模型的參數(shù)化設(shè)置。

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